北海道大学 大学院情報科学研究院

卒業生とその進路

半導体の物理特性を利用した機能回路を創る。


廣瀬 哲也

2007 年度 退職 ／助教

研究の概要

近い将来、我々の回りに実現されると予測されているユビキタス情報社会に向けたスマートセンサLSIの開拓を進めています。これらのセンサLSIは、広範囲に分散配置が必要で、また限られた電力消費の元での長期間の連続動作が求められることから、従来とは異なる設計手法が必要となってきます。そこで半導体デバイスの物理的性質、とくにサブスレッショルド領域のMOS FETが示す強い非線形性を利用した機能処理LSIの開拓、および設計手法の確立を目指し研究を進めています。サブスレッショルド電流という微小電流を用いているため、回路システムを数μW以下の低電力で構築することが可能となり、さらに温度に対して敏感に変化する特性をうまく応用することで様々な機能処理・付加的処理を行なうことが可能となります。

学術論文

  1. Suzuki J., Kaneko T., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability with Dynamic Bit-Precision Adjustment by MSB-first Accumulative Computation," International Journal of Networking and Computing, vol. 11, no. 2, pp. 338-353 (2021).
  2. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  3. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Hamada M., Kuroda T., and Motomura M., "QUEST: Multi-purpose log-quantized DNN inference engine stacked on 96-MB 3-D SRAM using inductive coupling technology in 40-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 186-196 (2019).
  4. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  5. Ueno K., Hirose T., Asai T., and Amemiya Y., "A 1-uW, 600-ppm/°C current reference circuit consisting of subthreshold CMOS circuits," IEEE Transactions on Circuits and Systems II, vol. 57, no. 9, pp. 681-685 (2010).
  6. Tsugita Y., Ueno K., Hirose T., Asai T., and Amemiya Y., "An on-chip PVT compensation technique with current monitoring circuit for low-voltage CMOS digital LSIs," IEICE Transactions on Electronics, vol. E93-C, no. 6, pp. 835-841 (2010).
  7. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "Floating millivolt reference for PTAT current generation in subthreshold MOS LSIs," 映像情報メディア学会誌, vol. 63, no. 12, pp. 1877-1880 (2009).
  8. Ueno K., Hirose T., Asai T., and Amemiya Y., "Low-voltage process-compensated VCO with on-chip process monitoring and body-biasing circuit techniques," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E92-A, no. 12, pp. 3079-3081 (2009).
  9. 次田 祐輔, 廣瀬 哲也, 上野 憲一, 浅井 哲也, 雨宮 好仁, "Process compensation techniques for low-voltage CMOS digital circuits," 映像情報メディア学会誌, vol. 63, no. 11, pp. 1667-1670 (2009).
  10. Ueno K., Hirose T., Asai T., and Amemiya Y., "A 300-nW, 15-ppm/°C, 20-ppm/V CMOS voltage reference circuit consisting of subthreshold MOSFETs," IEEE Journal of Solid-State Circuits, vol. 44, no. 7, pp. 2047-2054 (2009).
  11. Hirose T., Hagiwara A., Asai T., and Amemiya Y., "A highly sensitive thermosensing CMOS circuit based on self-biasing circuit technique," IEEJ Transactions on Electrical and Electronic Engineering, vol. 4, no. 2, pp. 278-286 (2009).
  12. Ogawa T., Hirose T., Asai T., and Amemiya Y., "Threshold-logic devices consisting of subthreshold CMOS circuits," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E92-A, no. 2, pp. 436-442 (2009).
  13. Utagawa A., Asai T., Hirose T., and Amemiya Y., "Noise-induced synchronization among sub-RF CMOS analog oscillators for skew-free clock distribution," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E91-A, no. 9, pp. 2475-2481 (2008).
  14. Kikombo A.K., Hirose T., Asai T., and Amemiya Y., "Non-linear phenomena in electronic systems consisting of coupled single-electron oscillators," Chaos, Solitons and Fractals, vol. 37, no. 1, pp. 100-107 (2008).
  15. Hirose T., Asai T., and Amemiya Y., "Temperature-compensated CMOS current reference circuit for ultralow-power subthreshold LSIs," IEICE Electronics Express, vol. 5, no. 6, pp. 204-210 (2008).
  16. Tovar G.M., Asai T., Hirose T., and Amemiya Y., "Critical temperature sensor based on oscillatory neuron models," Journal of Signal Processing, vol. 12, no. 1, pp. 17-24 (2008).
  17. Yamada K., Asai T., Hirose T., and Amemiya Y., "On digital LSI circuits exploiting collision-based fusion gates," International Journal of Unconventional Computing, vol. 4, no. 1, pp. 45-59 (2008).
  18. Nakada K., Asai T., Hirose T., Hayashi H., and Amemiya Y., "A subthreshold CMOS circuit for a piecewise linear neuromorphic oscillator with current-mode low-pass filters," Neurocomputing, vol. 71, no. 1-3, pp. 3-12 (2007).
  19. Utagawa A., Asai T., Hirose T., and Amemiya Y., "An inhibitory neural-network circuit exhibiting noise shaping with subthreshold MOS neuron circuits," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E90-A, no. 10, pp. 2108-2115 (2007).
  20. Hirose T., Asai T., and Amemiya Y., "Pulsed neural networks consisting of single-flux-quantum spiking neurons," Physica C, vol. 463-465, no. 1, pp. 1072-1075 (2007).
  21. Fukuda E.S., Tovar G.M., Asai T., Hirose T., and Amemiya Y., "Neuromorphic CMOS circuits implementing a novel neural segmentation model based on symmetric STDP learning," Journal of Signal Processing, vol. 11, no. 6, pp. 439-444 (2007).
  22. Takahashi M., Asai T., Hirose T., and Amemiya Y., "A CMOS reaction-diffusion device using minority-carrier diffusion in semiconductors," International Journal of Bifurcation and Chaos, vol. 17, no. 5, pp. 1713-1719 (2007).
  23. Ueno K., Hirose T., Asai T., and Amemiya Y., "CMOS smart sensor for monitoring the quality of perishables," IEEE Journal of Solid-State Circuits, vol. 42, no. 4, pp. 798-803 (2007).
  24. Hirose T., Asai T., and Amemiya Y., "Power-supply circuits for ultralow-power subthreshold MOS-LSIs," IEICE Electronics Express, vol. 3, no. 22, pp. 464-468 (2006).
  25. Hirose T., Asai T., and Amemiya Y., "Spiking neuron devices consisting of single-flux-quantum circuits," Physica C, vol. 445-448, no. N/A, pp. 1020-1023 (2006).
  26. Tovar G.M., Hirose T., Asai T., and Amemiya Y., "Neuromorphic MOS circuits exhibiting precisely-timed synchronization with silicon spiking neurons and depressing synapses," Journal of Signal Processing, vol. 10, no. 6, pp. 391-397 (2006).
  27. 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "弱反転MOSFETを用いた温度検出スイッチ回路," 電子情報通信学会論文誌C, vol. J89-C, no. 10, pp. 654-656 (2006).
  28. Ueno K., Hirose T., Asai T., and Amemiya Y., "A CMOS watchdog sensor for certifying the quality of various perishables with a wider activation energy," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E89-A, no. 4, pp. 902-907 (2006).
  29. Oya T., Asai T., Kagaya R., Hirose T., and Amemiya Y., "Neuronal synchrony detection on single-electron neural networks," Chaos, Solitons and Fractals, vol. 27, no. 4, pp. 887-894 (2006).
  30. Asai T., Kamiya T., Hirose T., and Amemiya Y., "A subthreshold analog MOS circuit for Lotka-Volterra chaotic oscillator," International Journal of Bifurcation and Chaos, vol. 16, no. 1, pp. 207-212 (2006).
  31. Hirose T., Matsuoka T., Taniguchi K., Asai T., and Amemiya Y., "Ultralow-power current reference circuit with low temperature dependence," IEICE Transactions on Electronics, vol. E88-C, no. 6, pp. 1142-1147 (2005).
  32. Asai T., Ikebe M., Hirose T., and Amemiya Y., "A quadrilateral-object composer for binary images with reaction-diffusion cellular automata," International Journal of Parallel, Emergent and Distributed Systems, vol. 20, no. 1, pp. 57-68 (2005).
  33. Cha S., Hirose T., Haruoka M., Matsuoka T., and Taniguchi K., "A CMOS IF variable gain amplifier with exponential gain control," IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E88-A, no. 2, pp. 410-415 (2005).
  34. Asai T., Kanazawa Y., Hirose T., and Amemiya Y., "Analog reaction-diffusion chip imitating the Belousov-Zhabotinsky reaction with hardware Oregonator model," International Journal of Unconventional Computing, vol. 1, no. 2, pp. 123-147 (2005).
  35. Hirose T., Yoshimura R., Ido T., Matsuoka T., and Taniguchi K., "Watch-dog circuit for quality guarantee with subthreshold MOSFET current," IEICE Transactions on Electronics, vol. E87-C, no. 11, pp. 1910-1914 (2004).
  36. Matsubara H., Asai T., Hirose T., and Amemiya Y., "Reaction-diffusion chip implementing excitable lattices with multiple-valued cellular automata," IEICE Electronics Express, vol. 1, no. 9, pp. 248-252 (2004).
  37. Furuhashi M., Hirose T., Tsuji H., Tachi M., and Taniguchi K., "Calculation of boron segregation at the Si(100)/SiO2 interface," The European Physical Journal - Applied Physics , vol. 27, no. 1-3, pp. 163-166 (2004).
  38. Furuhashi M., Hirose T., Tsuji H., Tachi M., and Taniguchi K., "Atomic configuration of boron pile-up at the Si/SiO2 interface," IEICE Electronics Express, vol. 1, no. 6, pp. 126-130 (2004).
  39. Kanazawa Y., Asai T., Hirose T., and Amemiya Y., "A MOS circuit for bursting neural oscillators with excitable Oregonators," IEICE Electronics Express, vol. 1, no. 4, pp. 73-76 (2004).
  40. 多田 憲史, 廣瀬 哲也, 松岡 俊匡, 谷口 研二, 前田 和宏, 酒井 保, 久保田 靖, 今井 繁規, "ポリSi TFTの過渡特性における自己発熱及びキンク効果の影響の分離評価," 電子情報通信学会論文誌C, vol. 187-C, no. 1, pp. 186-187 (2004).
  41. 吉村 隆治, 廣瀬 哲也, 井戸 徹, 松岡 俊匡, 谷口 研二, "高精度品質保証期限モニタ回路," 電子情報通信学会論文誌C, vol. J86-C, no. 9, pp. 1041-1043 (2003).
  42. Hirose T., Shano T., Kim R., Tsuji H., Kamakura Y., and Taniguchi K., "Atomic configuration study of implanted F in Si based on experimental evidence and ab initio calculations," Materials Science and Engineering B, vol. 91/92, no. 30, pp. 148-151 (2002).
  43. Tsuji H., Kim R., Hirose T., Shano T., Kamakura Y., and Taniguchi K., "Photoluminescence study of {311} defect-precursors in self-implanted silicon," Materials Science and Engineering B, vol. 91/92, no. 30, pp. 43-45 (2002).
  44. Kim R., Hirose T., Shano T., Tsuji H., and Taniguchi K., "Influences of Point and Extended Defects on As Diffusion in Si," Japanese Journal of Applied Physics, vol. 41, no. 1, pp. 227-231 (2002).
  45. Kim R., Furuta Y., Hayashi S., Hirose T., Shano T., Tsuji H., and Taniguchi K., "Anomalous phosphorus diffusion in Si during postimplantation annealing," Applied Physics Letters, vol. 78, no. 24, pp. 3818-3820 (2001).

書籍／チャプター

  1. Tovar G.M., Fukuda E.S., Asai T., Hirose T., and Amemiya Y., "Analog CMOS circuits implementing neural segmentation model based on symmetric STDP learning," Neural Information Processing, Ishikawa M., Doya K., Miyamoto H., and Yamakawa T., Eds., Lecture Notes in Computer Science, vol. 4985, pp. 117-126, Springer, Berlin / Heidelberg (2008).
  2. Utagawa A., Asai T., Hirose T., and Amemiya Y., "Noise shaping pulse-density modulation in inhibitory neural networks with subthreshold neuron circuits," Brain-Inspired IT III, Natsume K., Hanazawa A., and Miki T., Eds, International Congress Series, vol. 1301, pp. 71-74, Elsevier, Netherlands (2007).
  3. Hirose T., Ueno K., Asai T., and Amemiya Y., "Single-flux-quantum circuits for spiking neuron devices," Brain-Inspired IT II, Ishii K., Natsume K., and Hanazawa A., Eds., International Congress Series, vol. 1291, pp. 221-224, Elsevier, Netherlands (2006).

特許

  1. Hirose T., Asai T., Amemiya Y., and Ueno K., "Reference voltage generation circuit," 国際公開番号 WO 2009/014042, 国際公開日 2009年1月29日.
  2. 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 上野 憲一, "基準電圧発生回路," 特願2007-191106 (2007年7月23日).
  3. 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 綱渕 輝幸, "遠赤外線センサ," 特願2005-75524 (2005年3月16日), 特開2006-258562 (2006年9月28日).

招待講演／セミナー

  1. 廣瀬 哲也, "MOSFETのサブスレッショルド特性を利用した新機能LSI応用技術," IEEE Circuits and Systems Society, Kansai Chapter 講演会（サブスレッショルドLSI）, Osaka, Japan (Jul. 25, 2007).
  2. 廣瀬 哲也, "MOSFETのサブスレッショルド特性を利用したスマートセンサLSIの開拓," VDECデザイナーフォーラム2006（若手の会）, Kouchi, Japan (Sep. 28-29, 2006).

国際会議

  1. Okoshi Y., Lopez Garcia-Arias A., Hirose K., Ando K., Kawamura K., Chu T.V., Motomura M., and Yu J., "Multicoated Supermasks Enhance Hidden Networks," 39th International Conference on Machine Learning, Baltimore Convention Center, Baltimore, USA (Jul. 17-23, 2022).
  2. Hirose K., Yu J., Ando K., Okoshi Y., Lopez Garcia-Arias A., Suzuki J., Chu T.V., Kawamura K., and Motomura M., "Hiddenite: 4K-PE Hidden Network Inference 4D-Tensor Engine Exploiting On-Chip Model Construction Achieving 34.8-to-16.0TOPS/W for CIFAR-100 and ImageNet," 2022 International Solid-State Circuits Conference (ISSCC 2022), Online, San Francisco, USA (Mar. 20-24, 2022).
  3. Ando K., Yu J., Hirose M., Nakahara H., Kawamura K., Chu T.V., and Motomura M., "Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner," 2021 IEEE Hot Chips 33 Symposium, Online, Palo Alto, USA (Aug. 22-24, 2021).
  4. Shiba K., Omori T., Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Motomura M., Hamada M., and Kuroda T., "A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes," 2020 IEEE International Symposium on Circuits and Systems (ISCAS), Online, Seville, Spain (Oct. 10-21, 2020).
  5. Suzuki J., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation," 2020 Eighth International Symposium on Computing and Networking (CANDAR), Online, Naha, Japan (Sep. 24-27, 2020).
  6. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  7. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  8. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  9. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco Marriott Marquis, San Francisco, US (Feb. 11-15, 2018).
  10. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  11. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  12. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  13. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  14. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  15. Tsugita Y., Ueno K., Hirose T., Asai T., and Amemiya Y., "On-chip PVT compensation techniques for low-voltage CMOS digital LSIs," Proceedings of the 2009 International Symposium on Circuits and Systems, pp. 1565-1568, Taipei, Taiwan (May 24-27, 2009).
  16. Ueno K., Hirose T., Asai T., and Amemiya Y., "An ultra-low power CMOS voltage reference circuit based on subthreshold MOSFETs for on-chip process compensation in analog circuits," Proceedings of the 2nd International Symposium on Global COE Program of Center for Next-Generation Information Technology Based on Knowledge Discovery and Knowledge Federation, pp. 249-250, Sapporo, Japan (Jan. 20-21, 2009).
  17. Ueno K., Hirose T., Asai T., and Amemiya Y., "A 300 nW, 7 ppm/°C CMOS voltage reference circuit based on subthreshold MOSFETs," Proceedings of the 14th Asia and South Pacific Design Automation Conference, pp. 95-96, Yokohama, Japan (Jan. 19-22, 2009).
  18. Ueno K., Hirose T., Asai T., and Amemiya Y., "A 46-ppm/°C temperature and process compensated current reference with on-chip threshold voltage monitoring circuit," Proceedings of the IEEE Asian Solid-State Circuits Conference 2008, pp. 161-164, Fukuoka, Japan (Nov. 3-5, 2008).
  19. Ueno K., Hirose T., Asai T., and Amemiya Y., "A 0.3-µW, 7 ppm/°C CMOS voltage reference circuit for on-chip process monitoring in analog circuits," Proceedings of the 34th European Solid-State Circuits Conference, pp. 398-401, Edinburgh, U.K. (Sep. 15-19, 2008).
  20. Ogawa T., Hirose T., Asai T., and Amemiya Y., "Low voltage operation of master-slave flip-flops for ultra-low power subthreshold LSIs," The International Conference on Electrical Engineering 2008, O-166, Okinawa, Japan (Jul. 6-10, 2008).
  21. Utagawa A., Asai T., Hirose T., and Amemiya Y., "Noise-induced phase synchronization between nonidentical analog CMOS osscillators," Proceedings of the 2008 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 160-163, Gold Coast, Australia (Mar. 6-8, 2008).
  22. Tovar G.M., Fujita D., Asai T., Hirose T., and Amemiya Y., "Neuromorphic MOS circuits implementing a temporal coding neural model," Proceedings of the 2008 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 371-374, Gold Coast, Australia (Mar. 6-8, 2008).
  23. Kikombo A.K., Asai T., Hirose T., and Amemiya Y., "Neuromorphic nano-electronic circuits performing edge enhancement with single-electron devices," Proceedings of the 2008 International Symposium on Global COE Program of Center for Next-Generation Information Technology based on Knowledge Discovery and Knowledge Federation, pp. 137-138, Sapporo, Japan (Jan. 22-23, 2008).
  24. Tovar G.M., Fukuda E.S., Asai T., Hirose T., and Amemiya Y., "Analog CMOS circuits implementing neural segmentation model based on symmetric STDP learning," Proceedings of the 14th International Conference on Neural Information Processing, pp. 306-315, Kitakyushu, Japan (Nov. 13-16, 2007).
  25. Ogawa T., Hirose T., Asai T., and Amemiya Y., "Threshold-logic systems consisting of subthreshold CMOS circuits," Proceedings of the 2007 IEEJ International Analog VLSI Workshop, pp. 78-83, Limerick, Ireland (Nov. 7-9, 2007).
  26. Ueno K., Hirose T., Asai T., and Amemiya Y., "CMOS voltage reference based on the threshold voltage of a MOSFET," Extended abstract of the 2007 International Conference on Solid State Devices and Materials, pp. 486-487, Ibaraki, Japan (Sep. 18-21, 2007).
  27. Utagawa A., Asai T., Hirose T., and Amemiya Y., "Noise-induced synchronization among sub-RF CMOS neural oscillators for skew-free clock distribution," Proceedings of the 2007 International Symposium on Nonlinear Theory and its Applications, pp. 329-332, Vancouver, Canada (Sep. 16-19, 2007).
  28. Tovar G.M., Fukuda E.S., Asai T., Hirose T., and Amemiya Y., "Neuromorphic CMOS circuits implementing a novel neural segmentation model based on symmetric STDP learning," Proceedings of the 2007 International Joint Conference on Neural Networks, pp. 897-901, Florida, U.S.A. (Aug. 12-17, 2007).
  29. Kikombo A.K., Hirose T., Asai T., and Amemiya Y., "Multi-valued logic circuits consisting of single-electron devices," Proceedings of the 2007 Silicon Nanoelectronics Workshop, pp. 81-82, Kyoto, Japan (Jun. 10-11, 2007).
  30. Ueno K., Hirose T., Asai T., and Amemiya Y., "Floating millivolt reference for PTAT current generation in subthreshold MOS LSIs," Proceedings of the 2007 IEEE International Symposium on Circuits and Systems, pp. 3748-3751, New Orleans, U.S.A. (May 27-30, 2007).
  31. Ueno K., Hirose T., Asai T., and Amemiya Y., "Ultralow-power smart temperature sensor consisting of subthreshold MOS circuits," Collected Papers of the 4th International Symposium on Ubiquitous Knowledge Network Environment, p. 73, Sapporo, Japan (Mar. 5-7, 2007).
  32. Kikombo A.K., Hirose T., Asai T., and Amemiya Y., "Non-linear dynamics of coupled single-electron oscillator systems," Collected Papers of the 4th International Symposium on Ubiquitous Knowledge Network Environment, p. 72, Sapporo, Japan (Mar. 5-7, 2007).
  33. Yamada K., Asai T., Hirose T., and Amemiya Y., "Scale reduction of logic circuits for low-power digital LSIs with collision-based fusion gate ," Collected Papers of the 4th International Symposium on Ubiquitous Knowledge Network Environment, p. 71, Sapporo, Japan (Mar. 5-7, 2007).
  34. Utagawa A., Asai T., Hirose T., and Amemiya Y., "An inhibitory neural network circuit exhibiting noise shaping with subthreshold MOS neuron circuits," Proceedings of the 2007 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 165-168, Shanghai, China (Mar. 3-6, 2007).
  35. Tovar G.M., Asai T., Hirose T., and Amemiya Y., "Critical temperature sensor based on spiking neuron models: experimental results with discrete MOS circuits," Proceedings of the 2007 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 599-602, Shanghai, China (Mar. 3-6, 2007).
  36. Fukuda E.S., Asai T., Hirose T., and Amemiya Y., "A novel segmentation model for neuromorphic CMOS circuits," Proceedings of the 2007 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 489-492, Shanghai, China (Mar. 3-6, 2007).
  37. Hirose T., Asai T., and Amemiya Y., "Power supply circuits for ultralow-power subthreshold CMOS smart sensor LSIs," Proceedings of the 2006 International Symposium on Intelligent Signal Processing and Communication Systems, pp. 558-561, Tottori, Japan (Dec. 12-15, 2006).
  38. Ueno K., Hirose T., Asai T., and Amemiya Y., "Ultralow-power smart temperature sensor with subthreshold CMOS circuits," Proceedings of the 2006 International Symposium on Intelligent Signal Processing and Communication Systems, pp. 546-549, Tottori, Japan (Dec. 12-15, 2006).
  39. Hagiwara A., Hirose T., Asai T., and Amemiya Y., "Critical temperature switch : a highly sensitive thermosensing device consisting of subthreshold MOSFET circuits," Proceedings of the 2006 International Symposium on Intelligent Signal Processing and Communication Systems, pp. 111-114, Tottori, Japan (Dec. 12-15, 2006).
  40. Hirose T., Asai T., and Amemiya Y., "Pulsed neural networks consisting of single-flux-quantum spiking neurons," Program and Abstracts of the 19th International Symposium on Superconductivity, p. 329, Nagoya, Japan (Oct. 30-Nov. 1, 2006).
  41. Utagawa A., Asai T., Hirose T., and Amemiya Y., "Noise shaping pulse-density modulation in inhibitory neural networks with noise-sensitive subthreshold neuron circuits," Abstracts of the 3rd International Conference of Brain-inspired Information Technology, p. 42, Kitakyushu, Japan (Sep. 27-29, 2006).
  42. Tovar G.M., Hirose T., Asai T., and Amemiya Y., "Critical temperature sensor based on spiking neuron models," Proceedings of the 2006 International Symposium on Nonlinear Theory and its Applications (WIP session), pp. 84-88, Bologna, Italy (Sep. 11-14, 2006).
  43. Ueno K., Hirose T., Asai T., and Amemiya Y., "A watchdog sensor for assuring the quality of various perishables with subthreshold CMOS circuits," Proceedings of the 2006 Symposia on VLSI Technology and Circuits, pp. 194-195, Honolulu, U.S.A. (Jun. 13-17, 2006).
  44. Kikombo A.K., Hirose T., Asai T., and Amemiya Y., "Non-linear dynamical systems consisting of single-electron oscillators," Proceedings of the 14th International Workshop on Nonlinear Dynamics of Electronic Systems, pp. 81-84, Dijon, France (Jun. 6-9, 2006).
  45. Utagawa A., Asai T., Hirose T., and Amemiya Y., "A neuromorphic LSI performing noise-shaping pulse-density modulation with ultralow-power subthreshold neuron circuits," Proceedings of the 10th International Conference on Cognitive and Neural Systems, p. 53, Boston, U.S.A. (May 17-20, 2006).
  46. Tovar G.M., Hirose T., Asai T., and Amemiya Y., "Precisely-timed synchronization among spiking neural circuits on analog VLSIs," Proceedings of the 2006 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 62-65, Honolulu, U.S.A. (Mar. 3-5, 2006).
  47. Hirose T., Matsuoka T., Taniguchi K., Asai T., and Amemiya Y., "Ultralow-power temperature-insensitive current reference circuit," Technical Program and Abstracts of the 4th IEEE Conference on Sensors, p. 186, California, U.S.A. (Oct. 31-Nov. 3, 2005).
  48. Ueno K., Hirose T., Asai T., and Amemiya Y., "A CMOS watch-dog sensor for guaranteeing the quality of perishables," Technical Program and Abstracts of the 4th IEEE Conference on Sensors, p. 186, California, U.S.A. (Oct. 31-Nov. 3, 2005).
  49. Hirose T., Asai T., and Amemiya Y., "Spiking neuron devices consisting of single-flux-quantum circuits," Program and Abstracts of the 18th International Symposium on Superconductivity, p. 327, Tsukuba, Japan (Oct. 24-26, 2005).
  50. Hirose T., Ueno K., Asai T., and Amemiya Y., "Single-flux-quantum circuits for spiking neuron devices," Proceedings of the 2nd International Conference of Brain-inspired Information Technology, p. 67, Kita-kyushu, Japan (Oct. 7-9, 2005).
  51. Nakada K., Asai T., Hirose T., and Amemiya Y., "Analog current-mode implementation of central pattern generator for robot locomotion," Proceedings of the International Joint Conference on Neural Networks 2005, pp. 639-644, Montreal, Canada (Jul. 31-Aug. 4, 2005).
  52. Nakada K., Asai T., Hirose T., and Amemiya Y., "Analog CMOS implementation of a neuromorphic oscillator with current-mode low-pass filters," Proceedings of the IEEE International Symposium on Circuits and Systems, pp. 1923-1926, Kobe, Japan (May 23-26, 2005).
  53. Oya T., Asai T., Kagaya R., Hirose T., and Amemiya Y., "Depressing properties of a hardware synapse on a single-layer nanodot array," Proceedings of the 2005 RISP International Workshop on Nonlinear Circuits and Signal Processing, pp. 159-162, Hawaii, U.S.A. (Mar. 4-6, 2005).
  54. Oya T., Asai T., Kagaya R., Hirose T., and Amemiya Y., "Application of the competitive neural-network architecture to single-electron circuit systems," Proceedings of the 2005 RCIQE International Seminar for 21st Century COE Program: Quantum Nanoelectronics for Meme-Media-Based Information Technologies (III), pp. 148-149, Sapporo, Japan (Feb. 8-10, 2005).
  55. Oya T., Asai T., Kagaya R., Hirose T., and Amemiya Y., "Neuromorphic single-electron circuit and its application to temporal-domain neural competition," Proceedings of the 2004 International Symposium on Nonlinear Theory and its Application, pp. 235-239, Fukuoka, Japan (Nov. 29-Dec. 3, 2004).
  56. Takahashi M., Oya T., Hirose T., Asai T., and Amemiya Y., "A CMOS reaction-diffusion device using minority-carrier diffusion in seminonductors," Proceedings of the 2004 International Symposium on Nonlinear Theory and its Application, pp. 601-605, Fukuoka, Japan (Nov. 29-Dec. 3, 2004).
  57. Nakada K., Asai T., Hirose T., and Amemiya Y., "Digital VLSI implementation of ultra-discrete Burgers cellular automata for simulating traffic flow," Proceedings of the IEEE International Symposium on Communications and Information Technologies 2004, pp. 394-397, Sapporo, Japan (Oct. 26-29, 2004).
  58. Hirose T., Yoshimura R., Ido T., Matsuoka T., and Taniguchi K., "Watchdog circuit for product degradation monitor using subthreshold MOS current ," Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials, pp. 150-151, Tokyo, Japan (Sep. 15-17, 2004).
  59. Oya T., Asai T., Kagaya R., Hirose T., and Amemiya Y., "A competitive neural network with neuromorphic single-electron circuits," Proceedings of the 5th International Conference on Biological Physics, B09-342, Gothenburg, Sweden (Aug. 23-27, 2004).
  60. Ikebe M., Asai T., Hirose T., and Amemiya Y., "A quadrilateral-object composer for binary images with reaction-diffusion cellular automata," Proceedings of the 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp. 406-409, Fukuoka, Japan (Aug. 4-6, 2004).
  61. Asai T., Kanazawa Y., Hirose T., and Amemiya Y., "A MOS circuit for depressing synapse and its application to contrast-invariant pattern classification and synchrony detection," Proceedings of the 2004 International Joint Conference on Neural Networks , W107, Budapest, Hungary (Jul. 25-29, 2004).
  62. Furuhashi M., Hirose T., Tsuji H., Tachi M., and Taniguchi K., "Boron segregation model at Si(100)/SiO2 interface," Proceedings of the 10th International Conference on Defects-Recognition, Imaging and Physics in Semiconductors, p. 18, Batz sur mer, France (Sep. 29-Oct. 2, 2003).
  63. Tsuji H., Kim R., Hirose T., Furuhashi M., Tachi M., and Taniguchi K., "Photoluminescence study on evolution of {311} defects in self-implanted silicon during low temperature annealing," Proceedings of the 2003 International Meeting for Future Electron Devices, Kansai, Japan (Jul. 15-16, 2003).
  64. Tsuji H., Kim R., Hirose T., Furuhashi M., Tachi M., and Taniguchi K., "Photoluminescence and ab initio study of {311} efect nucleation in Si," Proceedings of the 3rd International Workshop on Junction Technology, Tokyo, Japan (Dec. 2-3, 2002).
  65. Shano T., Kim R., Hirose T., Furuta Y., Tsuji H., Furuhashi M., and Taniguchi K., "Realization of ultra-shallow junction : Suppressed boron diffusion and activation by optimizetion fluorine co-implantation," Proceedings of the 2001 International Electron Devices Meeting, pp. 37.4.1-4, Washington D.C., U.S.A. (Dec. 3-5, 2001).
  66. Tsuji H., Kim R., Hirose T., Shano T., Kamakura Y., and Taniguchi K., "Photoluminescence study of {311} defect-precursors in self-implanted silicon," Proceedings of the 9th International Conference on Defects-Recognition, Imaging and Physics in Semiconductors, p. 28, Rimini, Italy (Sep. 24-28, 2001).
  67. Hirose T., Shano T., Kim R., Tsuji H., Kamakura Y., and Taniguchi K., "Atomic configuration study of implanted F in Si based on experimental evidence and ab initio calculations," Proceedings of the 9th International Conference on Defects-Recognition, Imaging and Physics in Semiconductors, p. 57, Rimini, Italy (Sep. 24-28, 2001).
  68. Deguchi K., Uno S., Ishida A., Hirose T., Kamakura Y., and Taniguchi K., "Degradation of ultra-thin gate oxides accompanied by hole direct tunneling: can we keep long-term reliability of p-MOSFETs?," Proceedings of the 2000 International Electron Devices Meeting, pp. 327-330, San Francisco, U.S.A. (Dec. 11-13, 2000).
  69. Kim R., Aoki T., Hirose T., Furuta Y., Hayashi S., Shano T., and Taniguchi K., "Modeling of arsenic transient enhanced diffusion and background boron segregation in low-energy As+ implanted Si," Proceedings of the 2000 International Electron Devices Meeting, pp. 523-526, San Francisco, U.S.A. (Dec. 11-13, 2000).

受賞

  1. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  2. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," ISSCC 2018 Silkroad Award, Feb. 11, 2018.
  3. 上野 憲一, 浅井 哲也, 雨宮 好仁, 廣瀬 哲也, "極低消費電力LSIのためのCMOS参照電流源回路," 電気学会 - 優秀論文発表A賞（IEEJ Excellent Presentation Award）, Sep. 2010.
  4. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "CMOS アナログ集積回路のしきい値電圧バラツキ補正のための参照電圧源回路," 第10回LSI IPデザイン・アワード - 研究助成賞, 2008年4月.
  5. Utagawa A., Asai T., Hirose T., and Amemiya Y., "An inhibitory neural network circuit exhibiting noise shaping with subthreshold MOS neuron circuits," The Research Institute of Signal Processing - NSCP'07 Outstanding Student Paper Award, Mar. 2007.
  6. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "広範囲な活性化エネルギーに対応可能なCMOS品質劣化モニタセンサ," 第8回LSI IPデザイン・アワード - 研究助成賞, 2006年5月.
  7. 廣瀬 哲也, 吉村 隆治, 井戸 徹, 松岡 俊匡, 谷口 研二, "極低消費電力/CMOS 品質保証モニタ回路," 第6回LSI IPデザイン・アワード - IP賞, 2004年5月.

国内学会

  1. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "極低消費電力LSIのためのCMOS参照電流源回路," 電気学会-電子回路研究会, (宮崎), 2009年10月.
  2. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電圧CMOSディジタル集積回路のためのPVTバラツキ補償技術," LSIとシステムのワークショップ2009, (北九州), 2009年5月.
  3. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "CMOSディジタルシステムのためのPVTバラツキ補正回路," 電子情報通信学会総合大会, (松山), 2009年3月.
  4. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドLSIのための極低消費電力バンドギャップ参照電圧源回路," 電子情報通信学会 シリコンアナログRF研究会, (東京), 2009年3月.
  5. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOSFETを用いた超低消費電力CMOS参照電圧源回路," 電子情報通信学会 集積回路研究会, (札幌), 2008年10月.
  6. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電圧CMOSディジタル回路の特性バラツキ補償技術の構築 ," 電子情報通信学会 集積回路研究会, (札幌), 2008年10月.
  7. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電圧CMOSディジタル回路のプロセス・温度バラツキ補正技術," 電子情報通信学会ソサイエティ大会, (川崎), 2008年9月.
  8. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電圧CMOSディジタル回路のプロセス・温度バラツキ補正アーキテクチャ構築," VDECデザイナーフォーラム2008, P-02, (東京), 2008年6月.
  9. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルド領域におけるCMOSディジタル回路動作の解析," VDECデザイナーフォーラム2008, P-06, (東京), 2008年6月.
  10. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "CMOSアナログ回路のチップ間特性バラツキ補正技術のための参照電圧源," VDECデザイナーフォーラム2008, P-09, (東京), 2008年6月.
  11. 河端 和義, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "少数キャリア反応拡散デバイスにおける分裂・増殖パターンの発生," 日本物理学会第63回年次大会, (大阪), 2008年3月.
  12. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "アナログ回路のプロセスばらつき補正のための参照電圧源回路," 電子情報通信学会総合大会, (北九州), 2008年3月.
  13. 山田 和人, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Colllision-Based Computingに基づく単一磁束量子論理回路," 電子情報通信学会総合大会, (北九州), 2008年3月.
  14. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOS回路によるWinner-Take-All回路," 電子情報通信学会総合大会, (北九州), 2008年3月.
  15. 平井 孝明, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "熱伝導による発振器の動作解析," 電子情報通信学会総合大会, (北九州), 2008年3月.
  16. 飯田 智貴, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOS演算増幅器によるオフセット除去," 電子情報通信学会総合大会, (北九州), 2008年3月.
  17. 佐橋 透, 宇田川 玲, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "しきい素子を用いた確率共鳴現象の電子回路実験〜雑音を利用した微弱信号検出 LSI に向けて〜," 電子情報通信学会総合大会, (北九州), 2008年3月.
  18. 次田 祐輔, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電圧CMOSディジタル回路の特性バラツキ補正アーキテクチャ," 電子情報通信学会総合大会, (北九州), 2008年3月.
  19. 藤田 大地, Tovar G.M., 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "時系列コーディングを行う神経モデルのアナログCMOS回路化," 電子情報通信学会総合大会, (北九州), 2008年3月.
  20. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "MOSFETの特性バラツキ補正技術に向けた参照電圧源回路," 第11回システムLSIワークショップ, (北九州), 2007年11月.
  21. 宇田川 玲, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "雑音を利用したオンチップマルチクロック源の位相同期手法," 第11回システムLSIワークショップ, (北九州), 2007年11月.
  22. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "低電源電圧動作時におけるマスタースレーブフリップフロップ回路の動作検討," 第11回システムLSIワークショップ, (北九州), 2007年11月.
  23. 平井 孝明, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "熱伝導を利用した移相発振器," VDECデザイナーフォーラム2007（若手の会）, (札幌), 2007年9月.
  24. 山田 和人, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Collision-based fusion gateによる組み合わせ論理回路〜小面積・低消費電力化に向けた設計手法〜," VDECデザイナーフォーラム2007（若手の会）, (札幌), 2007年9月.
  25. Tovar G.M., 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Neuromorphic LSI circuits for critical temperature detection," VDECデザイナーフォーラム2007（若手の会）, (札幌), 2007年9月.
  26. 平井 孝明, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "熱伝導による位相遅れを利用したCMOS発振回路," 電子情報通信学会ソサイエティ大会, (鳥取), 2007年9月.
  27. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "マスタースレーブフリップフロップ回路の低電圧動作解析," 電子情報通信学会ソサイエティ大会, (鳥取), 2007年9月.
  28. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドCMOS回路によるしきい値電圧を参照した基準電圧源回路," 電子情報通信学会ソサイエティ大会, (鳥取), 2007年9月.
  29. 山田 和人, 浅井 哲也, 齊藤 晋聖, 廣瀬 哲也, 雨宮 好仁, "フォトニック結晶デバイス向け組み合わせ光論理回路の設計手法," 電子情報通信学会ソサイエティ大会, (鳥取), 2007年9月.
  30. 河端 和義, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "少数キャリア拡散に基づく固体反応拡散系を用いたダイオード型機能素子," 日本物理学会第62回年次大会, (札幌), 2007年9月.
  31. 宇田川 玲, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "相互結合をもたないニューロン電子回路における雑音を使ったタイミングずれの無い位相同期現象," 脳と心のメカニズム 第８回夏のワークショップ, (札幌), 2007年8月.
  32. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "MOSFETのしきい値電圧を参照した基準電圧源回路," 電子情報通信学会 集積回路研究会, pp. 5-10, (神戸), 2007年7月.
  33. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOS特性を利用したPTAT電流生成のための微小フローティング電圧源回路," 第20回 回路とシステム軽井沢ワークショップ, pp. 523-528, (軽井沢), 2007年4月.
  34. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOS回路によるしきい論理システム," 第20回 回路とシステム軽井沢ワークショップ, pp. 337-341, (軽井沢), 2007年4月.
  35. 吉井 一馬, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドLSIのための基準電流源回路," 電子情報通信学会総合大会, (名古屋), 2007年3月.
  36. 山田 和人, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Collision-based fusion gateの電源電圧-動作周波数特性," 電子情報通信学会総合大会, (名古屋), 2007年3月.
  37. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "MOSFETのサブスレッショルド特性を利用したPTAT電流生成用フローティング電圧源," 電子情報通信学会総合大会, (名古屋), 2007年3月.
  38. 小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOS回路によるしきい論理ゲート," 電子情報通信学会総合大会, (名古屋), 2007年3月.
  39. Kikombo A.K., 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "単電子の位相ロッキングを利用した多値論理回路," 応用物理学会春季大会, (神奈川), 2007年3月.
  40. 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "磁束量子回路によるスパイクニューロン回路とその応用," 電子情報通信学会 電子デバイス/シリコン材料・デバイス研究会, pp. 41-45, (札幌), 2007年2月.
  41. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "極低消費電力CMOSインテリジェント温度センサLSI," 第10回システムLSIワークショップ, (北九州), 2006年11月.
  42. 宇田川 玲, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "サブスレッショルドVLSIニューロン回路によるノイズシェーピング・パルス密度変調," 日本神経回路学会 第16回全国大会, (名古屋), 2006年9月.
  43. 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "温度検出スイッチ回路のしきい温度解析," 電子情報通信学会ソサイエティ大会, (金沢), 2006年9月.
  44. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOSを利用したスマート温度センサLSI," 電子情報通信学会ソサイエティ大会, (金沢), 2006年9月.
  45. 山田 和人, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Collision-based fusion gateを用いた16bit乗算器の設計," 電子情報通信学会ソサイエティ大会, (金沢), 2006年9月.
  46. 浅井 哲也, 廣瀬 哲也, Tovar G.M., 雨宮 好仁, "興奮系を用いた臨界温度センサ集積回路," 日本物理学会第62回年次大会, (千葉), 2006年9月.
  47. 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOSFETを用いた温度検出スイッチ回路," 電子情報通信学会 集積回路研究会, pp. 37-41, (札幌), 2006年8月.
  48. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "広範囲な活性化エネルギーに適応可能なCMOS品質劣化モニタセンサLSI ," 電子情報通信学会 集積回路研究会, pp. 31-36, (札幌), 2006年8月.
  49. Kikombo A.K., 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "単電子結合振動子の非線形現象," 応用物理学会秋季大会, (滋賀), 2006年8月.
  50. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "MOSFETのサブスレッショルド特性を利用したスマート温度センサLSIの検討," 電子情報通信学会 集積回路研究会, pp. 61-65, (静岡), 2006年7月.
  51. 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOSFETのためのスイッチトキャパシタ型DC-DCコンバータ," 第19回 回路とシステム軽井沢ワークショップ, pp. 405-410, (軽井沢), 2006年4月.
  52. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "様々な食品に対応したCMOS品質劣化モニタセンサ," 電子情報通信学会総合大会, (東京), 2006年3月.
  53. 宮川 敬, 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "MOS論理ゲート回路のサブスレッショルド動作," 電子情報通信学会総合大会, (東京), 2006年3月.
  54. 宇田川 玲, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "ノイズを利用してΔΣ変調を行うサブスレッショルドCMOS回路," 電子情報通信学会総合大会, (東京), 2006年3月.
  55. 山田 和人, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "Collision-Based Computing に基づく論理回路設計," 電子情報通信学会総合大会, (東京), 2006年3月.
  56. 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "リセット機構を用いた温度検出スイッチ回路システム," 電子情報通信学会総合大会, (東京), 2006年3月.
  57. 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルド領域動作LSIのためのスイッチトキャパシタDC-DCコンバータ," 電子情報通信学会総合大会, p. 24, (東京), 2006年3月.
  58. 廣瀬 哲也, Schmid A., 浅井 哲也, Leblebici Y., 雨宮 好仁, "シリコン神経回路網におけるスパイクニューロン回路の高精度同期〜積分発火型ニューロンと減衰シナプス, STDP学習回路の回路実装〜," 電子情報通信学会 ニューロコンピューティング研究会, pp. 53-58, (北九州), 2005年11月.
  59. 萩原 淳史, 廣瀬 哲也, 山田 寛之, 浅井 哲也, 雨宮 好仁, "CMOSサブスレッショルド領域特性を利用した温度検出スイッチ回路," 第9回システムLSIワークショップ, (北九州), 2005年11月.
  60. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "広範囲な活性化エネルギーに対応したCMOS品質劣化モニタセンサ," 第9回システムLSIワークショップ, (北九州), 2005年11月.
  61. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "磁束量子回路によるスパイクニューロンデバイス," 電子情報通信学会ソサイエティ大会, (札幌), 2005年9月.
  62. 萩原 淳史, 廣瀬 哲也, 山田 寛之, 浅井 哲也, 雨宮 好仁, "CMOS回路による温度検出スイッチ," 電子情報通信学会ソサイエティ大会, (札幌), 2005年9月.
  63. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "サブスレッショルドMOSFETを用いた劣化モニター回路," 第18回 回路とシステム軽井沢ワークショップ, pp. 91-96, (軽井沢), 2005年4月.
  64. 大矢 剛嗣, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "単電子反応拡散デバイスの計算幾何学への応用〜ボロノイ図の構成," 応用物理学会春季大会, (埼玉), 2005年3月.
  65. 廣瀬 哲也, 松岡 俊匡, 谷口 研二, 浅井 哲也, 雨宮 好仁, "弱反転MOS LSIセンサのための基準電圧・電流源回路," 電子情報通信学会総合大会, p. 86, (大阪), 2005年3月.
  66. 高橋 基容, 大矢 剛嗣, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "少数キャリア拡散によるCMOS反応拡散系のダイナミクス," 電子情報通信学会総合大会, (大阪), 2005年3月.
  67. 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "弱反転MOSFETを用いた品質管理・温度履歴モニタ回路," 電子情報通信学会総合大会, (大阪), 2005年3月.
  68. 大矢 剛嗣, 浅井 哲也, 加賀谷 亮, 廣瀬 哲也, 雨宮 好仁, "減衰シナプスの単電子回路化とその熱雑音特性," 電子情報通信学会 ニューロコンピューティング研究会, (東京), 2005年3月.
  69. 大矢 剛嗣, 浅井 哲也, 加賀谷 亮, 廣瀬 哲也, 雨宮 好仁, "単電子ニューロデバイスの熱雑音特性に関する数値的考察," 電子情報通信学会 SDM/ED合同研究会, (札幌), 2005年1月.
  70. 廣瀬 哲也, 松岡 俊匡, 谷口 研二, 浅井 哲也, 雨宮 好仁, "CMOS弱反転領域で動作する電源回路の設計に関する研究," 第8回システムLSIワークショップ, pp. 227-230, (北九州), 2004年11月.
  71. 高橋 基容, 大矢 剛嗣, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, "少数キャリア拡散を利用したCMOS反応拡散デバイス," 電子情報通信学会ソサイエティ大会, (徳島), 2004年9月.
  72. 加賀谷 亮, 大矢 剛嗣, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "量子ナノ構造を用いた反応拡散型ニューラルネットワークの構成法," 電子情報通信学会ソサイエティ大会, (徳島), 2004年9月.
  73. 加賀谷 亮, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "セルオートマトンBZ反応モデルの集積回路化と計算機科学への応用," 日本物理学会秋季大会, (青森), 2004年9月.
  74. 加賀谷 亮, 大矢 剛嗣, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, "単電子スパイクニューロンによる抑制型相互結合ニューラルネットの温度特性," 日本神経回路学会第14回全国大会, (京都), 2004年9月.
  75. 車 承佑, 廣瀬 哲也, 春岡 正起, 松岡 俊匡, 谷口 研二, "バイアス・オフセットを用いたCMOS Linear-in-dB 可変利得増幅回路の設計," 電子情報通信学会 集積回路研究会, pp. 53-57, (豊橋), 2004年7月.
  76. 廣瀬 哲也, 吉村 隆治, 井戸 徹, 松岡 俊匡, 谷口 研二, 浅井 哲也, 雨宮 好仁, "極低消費電力品質モニタ回路," 電子情報通信学会 集積回路研究会, pp. 59-64, (豊橋), 2004年7月.
  77. 宮本 潤, 廣瀬 哲也, 松岡 俊匡, 谷口 研二, "CMOSプロセスによる弱反転動作PTAT参照電圧生成回路," 電子情報通信学会 集積回路研究会, pp. 31-34, (豊橋), 2004年7月.
  78. 古橋 壮之, 金 良守, 廣瀬 哲也, 辻 博史, 谷口 研二, "Si/SiO2界面へのボロン偏析 : 第一原理計算に基づく検証," 応用物理学会春季大会, 29a-ZW-6, (東京), 2003年3月.
  79. 古橋 壮之, 金 良守, 車野 敏文, 廣瀬 哲也, 辻 博史, 谷口 研二, "低エネルギー注入におけるボロン原子損失," 応用物理学会春季大会, 27a-ZL-5, (東京), 2002年3月.
  80. 金 良守, 廣瀬 哲也, 車野 敏文, 辻 博史, 古橋 壮之, 谷口 研二, "アモルファス化注入ダメージによるバックグラウンドBおよびP再分布のシミュレーション," 応用物理学会シリコンテクノロジー分科会第31回研究集会, pp. 26-29, (大阪), 2001年8月.
  81. 林 俊介, 金 良守, 車野 敏文, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "高ドーズIn注入時の異常拡散メカニズム," 応用物理学会春季大会, 28a-P2-1, (東京), 2001年3月.
  82. 廣瀬 哲也, 車野 敏文, 金 良守, 古田 善一, 林 俊介, 鎌倉 良成, 谷口 研二, "第一原理計算によるシリコン基板中のフッ素に関する研究," 応用物理学会春季大会, 30a-C-1, (東京), 2001年3月.
  83. 辻 博史, 久保 等, 金 良守, 林 俊介, 車野 敏文, 廣瀬 哲也, 鎌倉 良成, 濱口 智尋, 谷口 研二, "欠陥のPL発光効率のサイズ依存性," 応用物理学会春季大会, 30p-C-15, (東京), 2001年3月.
  84. 出口 和亮, 宇野 重康, 石田 明寛, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "ホールのダイレクトトンネリングによる極薄酸化膜の劣化特性," 薄膜・表面物理分科会/シリコンテクノロジー分科会共催特別研究会極薄シリコン酸化膜の形成・評価・信頼性（第6回研究会）, pp. 347-352, (熱川), 2001年1月.
  85. 出口 和亮, 宇野 重康, 石田 明寛, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "ホールのダイレクトトンネリングによる極薄酸化膜の劣化特性," 応用物理学会シリコンテクノロジー分科会第25回研究集会, pp. 61-64, (東京), 2001年1月.
  86. 林 俊介, 金 良守, 古田 善一, 車野 敏文, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "高ドーズIn注入時における過渡増速拡散," 応用物理学会秋季大会, 6a-ZD-3, (東京), 2000年9月.
  87. 車野 敏文, 金 良守, 古田 善一, 廣瀬 哲也, 林 俊介, 鎌倉 良成, 谷口 研二, "Bの拡散におけるFイオンの影響," 応用物理学会秋季大会, 6a-ZD-2, (東京), 2000年9月.
  88. 廣瀬 哲也, 金 良守, 青木 丈典, 小林 弘幸, 古田 善一, 林 俊介, 車野 敏文, 鎌倉 良成, 谷口 研二, "ボロンの過渡増速拡散の炭素濃度依存性," 応用物理学会春季大会, 30a-YK-6, (東京), 2000年3月.
  89. 車野 敏文, 金 良守, 青木 丈典, 小林 弘幸, 古田 善一, 林 俊介, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "Si基板中におけるFの拡散," 応用物理学会春季大会, 30a-YK-1, (東京), 2000年3月.
  90. 小林 弘幸, 金 良守, 斉藤 朋也, 古田 善一, 廣瀬 哲也, 鎌倉 良成, 谷口 研二, "炭素クラスタを含むボロンの増速拡散シミュレーション," 応用物理学会春季大会, 28a-YE-11, (東京), 2000年3月.

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