量子ドット論理回路の設計に関する研究
木下 純臣
2000 年度 卒 ／修士（工学）
修士論文の概要
本研究は、ラップゲート構造による量子ドットアレイとグラフ論理表現を組み合わせることにより、新しい信号処理システムを創ることを提案するものである。すなわち、グラフ論理表現の一つである共有二分決定グラフを量子ドットアレイで具現化する方法を検討して量子ドットデバイスによる論理回路の構成方針を提案した。
近年におけるエレクトロニクスの劇的な進歩を支えてきた大きな柱は紛れもなくトランジスタの発明とそれに続く集積回路及びSi-CMOS回路技術の登場にある。CMOS回路はプロセス技術の発達に伴いその寸法の微細化により劇的な発展を遂げてきた。そして現在では他のどの技術にも揺るがされることのない地位を築くにまで至った。しかしこの微細化もいつまでも続くものではなく、現在め発展を維持しようとしたときいずれ限界の壁にぶつかることが予測される。そこで現在の半導体集積回路の微細化が限界にまで達したとき、以後それに置き換わることのできるデバイスの一つとして単電子デバイスが提案されている。これは電子のトンネル現象とクーロンブロツケード現象により個々の電子の動きを制御することで情報処理を行おうとするものである。一方、CMOS回路を用いた情報処理の手段としてはブール代数式が主流となってきた。しかし、単電子回路の動作原理はCMOSとは異なるので単電子回路の設計を行う場合に普通のブール代数式で論理を組むことは得策ではない。そこで本研究では、ブール代数式や真理値表と並びディジタル関数を表現する方法の一つである共有二分決定グラフを、量子ドットアレイを用いて具現化にする方法について検討する。