CMOS論理回路のサブスレッショルド動作に関する研究
小川 太一
2008 年度 卒 ／修士（工学）
修士論文の概要
CMOSLSIの技術は絶え間ない成長を続けてきた。それは、常に私達の生活に求められて発展している。近年では、ユビキタス情報化社会の進展に伴い、様々な情報をセンシングするスマートセンサや、紛失物探索や商品管理・トレーサビリティに必要な電子タグなど、限られた電力で長時間の動作をする極低消費電力LSIの開発が臨まれている。極低消費電力LSIを開発する一つの手段として、MOSFETのサブスレッショルド領域の利用がある。この領域では、流れる電流が極微小なため、消費電力を大幅に削減出来る。しかし、サブスレッショルドLSIの研究はまだ十分になされていない。そこで、本研究では、サブスレッショルド領域の活用のため、サブスレッショルド論理回路の低電圧解析、サブスレッショルド電源回路の開発、極低消費電力の新たな回路素子である「しきい論理ゲート」の開発を行った。
CMOSディジタル論理回路を低電力化するため、pMOSFETとnMOSFETの閾値の違いがサブスレッショルド論理回路の動作電圧に与える影響について理論解析とシミュレーション解析を行った。これにより、CMOSディジタル論理回路においての、電源電圧と閾値の差の関係を明らかにした。また、動作周波数ごとに必要な電圧を示すグラフを作製出来た。また、安定してサブスレッショルド領域を利用するため、サブスレッショルド電流を安定して供給するDC-DCコンバータであるサブスレッショルド電源回路の提案を行った。この回路を用いることにより、後段の回路をサブスレッショルド領域で駆動出来る。チップ試作により動作を確認した。
極低消費電力でより機能的な動作をさせるため、サブスレッショルド領域で動作する「しきい論理ゲート」を提案する。しきい論理ゲートを用いることにより、ブール代数では回路規模が大きくなる多入力のアーキテクチャを容易に構成することや配線の削減が出来る。しきい論理ゲートはアナデジ融合の回路素子である。サブスレッショルド電源回路で駆動することにより、内部のアナログ部にはサブスレッショルド電流が流れる。これにより、低電圧・低消費電力を実現した。シミュレーション解析とチップ試作により、動作の確認を行った。
また、しきい論理ゲートを用いた応用回路として、Majority-Black回路を構成し、シミュレーション解析により動作の確認を行った。しきい論理ゲートで行うディジタル論理処理の応用サブシステムとして8ビット加算器、アナデジ融合処理の応用サブシステムとしてWinner-Take-All回路を構成した。これらはシミュレーション解析により動作の確認を行った。しきい論理ゲートを用いることにより、これらのシステムをCMOSディジタル論理回路で構成するよりも低消費電力で容易に構成することが出来た。