正帰還差動アンプのヒステリシス特性を利用した極低電力メモリセルに関する研究
吉田 和徳
2011 年度 卒 ／修士（工学）
修士論文の概要
本研究は、正帰還差動アンプのヒステリシス特性を利用したロジックメモリ回路の低電圧化・低消費電力化に関する物である。
ディジタル回路の消費電力を削減するためのシンプルかつ有効な方法として、低電源電圧化がある。これまで、メモリ回路の低消費電力化を行うために様々な手法が報告されてきた。それらに共通する主な課題は、低電圧化した際のプロセスバラツキの影響による動作マージンの減少, すなわち不良率の増大である。従って、不良率の低減と低電圧化の両立が出来れば、より低消費電力なメモリ回路が実現できると考えられる。そこでオペアンプに正帰還をかけた際に現れるヒステリシス特性に着目し、これを利用したロジックメモリ回路による低電圧化・低消費電力化の実現を考えた。 このメモリ回路の機能はロジックメモリと同等であるが、内部動作はよりアナログ的である。従って、通常のアナログ回路の低消費電力化で用いられる手法に則って、まずは電源電圧を下げずに回路のバイアス電流を制限する低電力化方法を採用した。さらに、一般的なメモリで用いられるインバーターラッチ回路でトランジスタのしきい値バラツキがどのように動作に影響を与えるのかを解析し、不良率増大への対策として、多数決論理を組み合わせたメモリセルの構成を提案した。これら二つの手法での消費電力の低減効果を検討するために、バラツキの影響をトランジスタのしきい値に乱数を与えて模擬し、インバーターラッチ回路では電源電圧を変化させて不良率の変化のシミュレーションを行った。その結果、インバーターラッチ回路を低電源電圧化した時にパラメーターによってある電源電圧で急激に不良率が増大する傾向が分かった。また、正帰還オペアンプを用いた場合と、多数決を導入したインバーターラッチ回路の低電圧化の両方が、不良率を抑えつつ消費電力の削減効果があることが分り、バラツキの影響による動作速度の範囲も見積もった。
しかし、多数決論理回路の消費電力は含まれていないことと、正帰還オペアンプを用いた回路において電流制限に加えて低電圧化を行うことで更なる低消費電力化が期待できることから、正帰還オペアンプ型のメモリ回路において低電圧化を行った際の特性をシミュレーションした。上述のシミュレーションでは、ヒステリシス幅に対してバラツキの比率が小さく、ペアトランジスタのミスマッチの影響は無視できると仮定して、テイル電流源のMOSFETのしきい値バラツキのみを考慮した。しかし、低電圧化することで電流制限のみの場合に比べヒステリシス幅に対するバラツキの比率が大きくなることで、バラツキ耐性が低下することが予想された。そこで、ここではカレントミラーと差動対を構成するペアトランジスタのミスマッチについても含めてシミュレーションを行い、その不良率を単体のインバーターラッチ回路と比較した。その結果、消費電力では正帰還オペアンプ型回路が優位性があることが分かった。一方、不良率はインバーターラッチ回路の方が低い電源電圧範囲まで低不良率であることも分かった（正帰還オペアンプ型は0.5 V未満で不良率が増大するのに対してインバーターラッチ回路は0.1 V未満で不良率が増大する）。しかし実際には0.1 Vの電源を供給できる回路は現在のところ実現が困難であり、電源回路の電圧には下限が存在する、これらより、現在の、電源電圧に下限がある場合では正帰還オペアンプ型に優位性があることが分かった。また、トランジスタのしきい値バラツキによる遅延時間の分布の様子から、低電源電圧化を行っても1 kHz程度までの周波数で動作可能であることが分かった。
ここまでの結果をもとに正帰還オペアンプ型のメモリセルのチップ試作を行った。試作は予算と時期の都合上、上述までのシミュレーションと異なるCMOSプロセスで試作を行った。試作チップの測定結果から、シミュレーションとバイアス条件が異なるが、提案したメモリセルが実環境でもロジックメモリ動作が可能であることが分かった。消費電力もリーク電流駆動のオーダーに近い値が得られた。しかし、遅延時間が非常に大きく、消費電力と遅延時間のバラツキも大きいため、設計に際して更なるパラメーターの検討が必要であると考えられる。一方でより微細なプロセスでは高い性能が出る可能性も期待できる。